LAE5UM-25F-7BG381E LA-ECP5 필드 프로그래밍 게이트 어레이 (FPGA) IC 197 1032192 24000 381-FBGA

HCPL-2611-020E 논리 출력 오프토이솔레이터 10MBd 쇼트키 클램프 5000Vrms 15kV/μs

특징LAE5UM-25F-7BG381E

* 시스템 통합을 높이기 위해 더 높은 논리 밀도
• * 12K ~ 44K LUT
• * 197 ~ 203 사용자 프로그래밍 가능한 I/O
* 내장된 SERDES
270 Mb/s, 최대 3.2 Gb/s, SERDES 인터페이스 (ECP5UM 자동차)
• * RDR (1.62 Gb/s) 및 HDR (2.7 Gb/s) 에서 eDP를 지원합니다.
• * 한 장치에 최대 4개의 채널: PCI Express, 이더넷 (1GbE, XAUI, SGMII) 및 CPRI
* sysDSPTM
 * 완전히 캐스케다블 슬라이스 아키텍처
• * 12 ~ 160 슬라이스는 높은 성능을 위해 번식하고 축적됩니다
• * 강력한 54비트 ALU 동작
 * 시간 분할 멀티플렉스 MAC 공유
 * 둥글림 및 단축
• * 각 슬라이스는
• * 반 36 x 36, 두 18 x 18 또는 네 9 x 9 곱하기
• * 고급 18 x 36 MAC 및 18 x 18 곱하기- 곱하기- 축적 (MMAC) 작업
* 유연한 메모리 리소스
• * 최대 1.944 Mb sysMEMTM 임베디드 블록 RAM (EBR)
• * 194K ~ 351K 비트 분산 RAM
* sysCLOCK 아날로그 PLL 및 DLL
• * LAE5-45에서 4개의 DLL와 4개의 PLL; LAE5-25과 LAE5-12에서 2개의 DLL와 2개의 PLL
* 미리 설계된 소스 동기 I/O
* I/O 셀에 있는 DDR 레지스터
 * 독서 레벨링 기능
 * 전용 기어 로직
 * 원천 동기 표준 지원
• * ADC/ DAC, 7:1 LVDS, XGMII
• * 고속 ADC/DAC 장치
DQS 로직을 가진 전용 DDR2/DDR3 및 LPDDR2/LPDDR3 메모리 지원, 최대 800 Mb/s 데이터 속도
* 프로그램 가능한 sysI/OTM 버퍼 지원
인터페이스 범위
 * 칩 내 종료
• * LVTTL 및 LVCMOS 33/ 25/18/15/12
• * SSTL 18/15 I, II
• * HSUL12
 * LVDS, 버스 LVDS, LVPECL, RSDS, MLVDS
• * subLVDS 및 SLVS, MIPI D-PHY 입력 인터페이스
* 유연한 장치 구성
 * 구성 I/O를 위한 공유 은행
• * SPI 부팅 플래시 인터페이스
 * 듀얼 부팅 이미지 지원
• * 노예 SPI
 * 간단한 필드 업데이트를 위한 TransFRTM I/O
* 단일 이벤트 장애 (SEU) 완화 지원
 * 소프트 에러 검출 (Soft Error Detect)
• * 부드러운 오류 수정
• * 소프트 오류 주입 시스템 오류 처리 디버깅을 위해 SEU 이벤트를 에뮬레이션
* 시스템 수준 지원
• * IEEE 1149.1 및 IEEE 1532을 준수합니다.
 * 리벨 로직 분석기
 * 초기화 및 일반 사용을위한 칩 오시레이터
• * 1.1 V 코어 전원 공급

설명LAE5UM-25F-7BG381E

FPGA 장치의 ECP5 자동차 가족은 다음과 같은 높은 성능 기능을 제공하기 위해 최적화되었습니다.
향상된 DSP 아키텍처, 고속 SERDES 및 고속 소스 동기 인터페이스
경제적인 FPGA 섬유입니다.

환경 및 수출 분류LAE5UM-25F-7BG381E